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pacher
Linea 14: Linea 14:
   * [[ analog_rules_of_thumb | Rules of thumb for transistor sizing ]]   * [[ analog_rules_of_thumb | Rules of thumb for transistor sizing ]]
   * [[ analog_standard_cells | Some standard analog topologies ]]   * [[ analog_standard_cells | Some standard analog topologies ]]
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 +**Keywords:​**
  
  
Linea 20: Linea 25:
  
  
-**Keywords:**+===== Analog design in very deep submicron ​ technologies ===== 
 + 
 +References:​ 
 + 
 +   * D. Foty, D. Binkley and M. Bucher, //​Measurement and Modeling of MOSFET Inversion Level Over a Wide Range As a Basis for Analog Design// 
 +   * F. Silveira, D. Flandre and P. Jespers, //A gm/ID Methodology for the Design of CMOS Analog Circuits and Its Application to the Synthesis of a Silicon-on-Insulator Micropower OTA//  
 + 
 +//[[http://​doc.utwente.nl/​52564/​|Analog Circuits in Ultra-Deep-Submicron CMOS]]// 
 + 
 +//​[[http://​cdsweb.cern.ch/​record/​1234878|Low Power Analog Design in Scaled Technologies]]//​ 
 + 
 +P.G. Jespers, //The gm/ID Methodology,​ a Sizing Tool for Low-Voltage Analog CMOS Circuits//​ 
 + 
 +===== Small signal model ===== 
 + 
 +Solo per dire che in generale il modello resta sempre valido, purche'​ si utilizzino per //gm// and //gds// 
 +i valori calcolati dal simulatore, che ovviamente non saranno compatibili con le formulette ricavabili a partire 
 +dalla square-law. 
 + 
 +Quindi un gm1/​(gds1+gds2) sara' ancora valida, mettendoci pero' dentro i numerini dati da Cadence. 
 + 
 + 
 + 
 + 
 +====== Analog design rules of thumb ====== 
 + 
 +===== NMOS vs. PMOS transistors ===== 
 + 
 +- NMOS hanno mu Cox > PMOS, quindi sono piu' veloci! 
 + 
 +- PMOS sono implementati in una N-well a se stante, quindi occupano piu' spazio! 
 + 
 +- PMOS hanno il vantaggio che ogni PMOS ha la sua N-well, quindi offrono 
 +maggiore isolamento! e.g. posso eliminare il bulk effect! 
 + 
 +===== Generic ===== 
 + 
 +Quello che ho raccolto fino ad ora: 
 + 
 +- sono le **bias currents** che scelgo a determinare le polarizzazioni 
 + 
 +- i **gate voltages** devono essere tali da far passare la corrente richiesta 
 +e da soddisfare le richieste di **output swing** 
 + 
 +- gm = sqrt( 2I / u Cox w/L ) espressione migliore rispetto a quella contenente (Vgs-Vth) 
 +essendo Vth non ben definita! 
 + 
 +  
 +- aumento ro increasing the transistor length! 
 + 
 +- aumento gm facendo w/L piu' grande, pero' non troppo perche'​ altrimenti aumenta Cgs ~ 2/3 Cox wL 
 +e quindi rallento il circuito! 
 + 
 +- w/L = 10 e' a naso il giusto compromesso tra gm e velocita'​ in qualsiasi tecnologia! 
 + 
 +- w/L e' determinato anche dalle **noise** performances che voglio ottenere 
 + 
 +===== Current mirrors ===== 
 + 
 +- negli specchi si fanno transistors della stessa lunghezza! cosi' da avere ~ stessa channel length modulation  
 + 
 +- negli specchi di corrente si cerca sempre di fare Ibias minore della corrente specchiata! 
 +cioe'  
 + 
 +I = beta Ibias con beta > 1 
 + 
 +questo significa che w2 > w1, L1 = L2 
 + 
 +- implementare Ibias con una Rbias e' una scelta della mutua! Perche'​ qualsiasi ripple su Vdd mi entra 
 +direttamente sul gate dello specchio! Quindi molto sensibile al noise della linea di alimentazione! 
 + 
 + 
 +===== Cascode stage ===== 
 + 
 +- i due transistori NMOS(PMOS) dello stadio di ingresso si fanno con L1 = L2 ~ Lmin e W1 abbastanza grande 
 +cosi' da aumentare gm 
 + 
 +- posso aumentare gm senza fare w/L eccessivo con la tecnica dello **splitting delle correnti** 
 +iniettando corrente da un ramo ausiliario 
 + 
 +- (w/L)4 abbastanza grande per renderlo insensibile al noise 
 + 
 +===== Differential pair ===== 
 + 
 +- **wide** input transistors! con (w/L)1 = (w/L)2 ~ 50-100 questo perche'​ aumenta gm, sono piu' insensibile 
 +all'​offset 
 + 
 +- pmos input pair ha il vantaggio che il bulk puo' essere connesso non a Vdd ma al drain  
 +del pmos che genera la tail current! Quindi ho maggiore schermatura da noise su Vdd! High PSRR! 
 + 
 +----
  
 +Last update: [[ pacher@NOSPAMto.infn.it | Luca Pacher ]] - 13 Oct 2012
  
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