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| Linea 20: | Linea 20: | ||
| [[http://www.csee.umbc.edu/portal/help/VHDL/Makefile.cadence]] | [[http://www.csee.umbc.edu/portal/help/VHDL/Makefile.cadence]] | ||
| + | [[http://www.ece.ucdavis.edu/~astill/Makefile]] | ||
| ====== Makefile for Cadence Incisive tools ====== | ====== Makefile for Cadence Incisive tools ====== | ||
| + | |||
| + | [[http://vak-opensource.googlecode.com/svn/trunk/hardware/systemverilog/uart-example/Makefile]] \\ | ||
| + | [[https://groups.google.com/forum/#!topic/comp.lang.verilog/iMd4NMmko8s]] | ||
| ''configure'' file: | ''configure'' file: | ||
| Linea 350: | Linea 354: | ||
| ====== Makefile for Cadence RTL Compiler (RC) ====== | ====== Makefile for Cadence RTL Compiler (RC) ====== | ||
| + | |||
| + | [[http://people.virginia.edu/~ll2bf/docs/various/flow_example.html]] \\ | ||
| + | [[http://soc.eurecom.fr/EDC/cadence_rc_quick_start/src/Makefile]] | ||
| <code> | <code> | ||