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| Linea 1: | Linea 1: | ||
| - | ====== Multiple clock synthesis ====== | + | |
| + | |||
| + | ====== Multiple clock synthesis with RTL Compiler ====== | ||
| [ __[[vlsi:workbook2|Back]]__ ] | [ __[[vlsi:workbook2|Back]]__ ] | ||
| Linea 6: | Linea 8: | ||
| [[http://www.edaboard.com/thread228298.html]] | [[http://www.edaboard.com/thread228298.html]] | ||
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| + | Ref. to | ||
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| + | H. Bhatnagar, //Advanced ASIC Chip Synthesis// | ||