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vlsi:workbook:digital:syn [13/06/2014 00:13]
pacher
vlsi:workbook:digital:syn [13/06/2014 00:17] (versione attuale)
pacher
Linea 123: Linea 123:
 <​code>​ <​code>​
 rc:/> man dc::​create_clock ​ rc:/> man dc::​create_clock ​
 +</​code>​
 +
 +
 +
 +<​code>​
 +-waveform <​f><​loat...> ​        ​Specifies the rise and fall edge times of
 +                               the clock waveform over one clock period. The
 +                               first value corresponds to the first rising
 +                               ​transition after time zero. The numbers should
 +                               ​represent one full clock period. If you omit this
 +                               ​option,​ a default waveform is assumed: the leading
 +                               edge occurs at 0 and the trailing edge occurs at
 +                               the midpoint of the period, such that a symmetric
 +                               clock is generated.
 </​code>​ </​code>​