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vlsi:workbook:fpga:xilinx:spartan3an:ucf [19/11/2014 20:48]
pacher
vlsi:workbook:fpga:xilinx:spartan3an:ucf [19/11/2014 20:50]
pacher
Linea 86: Linea 86:
  
 <​code>​ <​code>​
-NET  "​CLK" ​  |  ​LOC = "​E12" ​ |  IOSTANDARD = LVCMOS33 ;+NET "​CLK" ​  LOC = "​E12" ​ |  IOSTANDARD = LVCMOS33 ;
 </​code>​ </​code>​
  
Linea 94: Linea 94:
  
 <​code>​ <​code>​
-NET  "​CLK" ​  |  ​LOC = "​V12" ​ |  IOSTANDARD = LVCMOS33 ;+NET "​CLK" ​  LOC = "​V12" ​ |  IOSTANDARD = LVCMOS33 ;
 </​code>​ </​code>​
  
Linea 101: Linea 101:
  
 <​code>​ <​code>​
-NET  "​CLK" ​  |  ​LOC = "​U12" ​ |  IOSTANDARD = LVCMOS33 ;+NET "​CLK" ​  LOC = "​U12" ​ |  IOSTANDARD = LVCMOS33 ;
 </​code>​ </​code>​
  
Linea 115: Linea 115:
 NET "​PAD4" ​  LOC = "​W17" ​ | IOSTANDARD = LVCMOS33 ​ | SLEW = SLOW  | DRIVE = 8 ; NET "​PAD4" ​  LOC = "​W17" ​ | IOSTANDARD = LVCMOS33 ​ | SLEW = SLOW  | DRIVE = 8 ;
 </​code>​ </​code>​
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 +====== ======
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 +Last update: [[pacher@NOSPAMto.infn.it|Luca Pacher]] - Nov 19, 2014