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vlsi:workbook:fpga:hdlsim [24/09/2013 18:16] pacher |
— (versione attuale) | ||
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| Linea 1: | Linea 1: | ||
| - | ====== Verilog/VHDL simulation with Xilinx ====== | ||
| - | |||
| - | |||
| - | <code> | ||
| - | cd ~/scratch/xilinx | ||
| - | mkdir projects | ||
| - | </code> | ||
| - | |||
| - | |||
| - | |||
| - | <code> | ||
| - | cd ~/scratch/xilinx/projects | ||
| - | ise & | ||
| - | </code> | ||
| - | |||
| - | |||
| - | **File => New Project** | ||