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| Linea 231: | Linea 231: | ||
| * J. Bergeron, //Writing Testbenches: Functional Verification of HDL Models// [x] | * J. Bergeron, //Writing Testbenches: Functional Verification of HDL Models// [x] | ||
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| + | ====== Digital synthesis ====== | ||
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| + | * S. Gangadaran and S. Churiwala, //Constraining Designs for Synthesis and Timing Analysis: A Practical Guide to Synopsys Design Constraints (SDC)// [x] | ||
| ======= Digital CMOS IC design ======= | ======= Digital CMOS IC design ======= | ||